3D芯片堆叠提升AI互连密度

CEA-Leti展示了一种芯片对晶圆（D2W）混合键合工艺，其互连间距可缩小至1微米，旨在突破人工智能加速器、高性能计算系统以及先进成像设备面临的性能瓶颈。相关成果在2026年于美国佛罗里达州奥兰多举行的电子元件与技术大会（ECTC 2026）上发布，展示了半导体封装领域向更高密度垂直集成发展的最新进展。

面向先进半导体集成的芯片对晶圆混合键合技术
随着晶体管微缩逐渐接近物理和经济极限，半导体制造商正越来越多地采用先进封装和三维集成技术，以持续提升计算性能。与单纯依赖晶体管尺寸缩小不同，3D集成通过将多个器件层垂直堆叠，缩短组件之间的数据传输距离。

CEA-Leti此次展示的重点是芯片对晶圆混合键合技术。该技术利用高密度铜对铜互连，将单个芯片直接连接到晶圆上。通过将互连间距缩小至1微米，单位面积内可实现的连接数量显著增加。

对于人工智能加速器和高性能计算系统而言，内存带宽和数据传输已成为主要性能限制因素。提高互连密度能够增强堆叠芯片之间的通信能力，同时降低数据传输所消耗的能量。

超精细间距互连的电气验证
研究团队对包含多达10万个互连节点的测试结构进行了电气验证。根据CEA-Leti的数据，测试结果证明了该混合键合方案在高密度互连应用中的可行性。

菊链测试结构的电气特性分析显示，在5微米至2微米间距范围内，器件实现了预期功能和良好的良率表现。1微米间距结构同样实现了正常工作，但良率受到现有键合设备对准精度的限制。

该成果为提升半导体系统垂直互连密度迈出了重要一步。在传统封装级互连技术逐渐接近性能极限的背景下，这类技术具有重要意义。

对准精度与晶圆重构挑战
实现1微米互连间距需要解决两个关键制造难题：对准精度和表面平坦化。

主要技术挑战在于键合过程中芯片的高精度定位。在亚微米尺度下，即使是极小的对准偏差也可能影响电气连接性能和制造良率。

该工艺还需要通过芯片间隙填充（IDGF）技术完成晶圆重构。该步骤在形成额外垂直互连结构之前填充相邻芯片之间的空隙。为支持后续工艺流程，研究人员优化了化学机械抛光（CMP）工艺，以实现可靠混合键合和垂直互连所需的表面平整度。

这些工艺改进旨在支持未来采用更高堆叠密度的多芯片架构。




与TSV和氧化层贯穿互连技术集成
此次展示的D2W技术是更广泛半导体集成路线图的一部分，该路线图还包括高密度硅通孔（HD TSV）和氧化层贯穿通孔（TOV）技术。

TSV为硅基板提供垂直电连接通道，而TOV则实现穿过氧化层的电气布线。结合芯片间隙填充技术，这些方案能够支持晶圆重构，并将承担不同功能的多个芯片集成到单一堆叠封装中。

这类架构对于先进人工智能系统、图像传感器以及异构计算平台越来越重要，因为处理器、存储器和专用加速器之间需要以极低延迟交换大量数据。

同时结合芯片对晶圆（D2W）和晶圆对晶圆（W2W）集成方式，也有望在性能、制造良率和生产成本之间实现更灵活的平衡。

迈向亚微米互连间距的发展路线图
CEA-Leti表示，此次展示是未来技术开发过程中的过渡性概念验证平台。

下一阶段研究将重点推动D2W键合与HD TSV和TOV技术的集成，并向0.5微米目标间距迈进。研究人员预计，未来具备约0.5微米（3σ）对准能力的新型键合设备将显著提升这一尺寸水平下的制造良率。

进一步缩小互连间距有望实现更高的互连密度，从而满足下一代AI加速器和先进CMOS图像传感器不断增长的带宽需求。

该研究在法国“France 2030”计划框架下的FAMES Pilot Line和ANR NextGen项目中开展。与芯片间隙填充、氧化层贯穿通孔以及高密度硅通孔相关的研究还获得了IRT Nanoelec的支持。

附加背景
本节介绍原始新闻稿中未包含的技术规格和竞争基准信息。

提升互连密度已成为先进半导体封装领域的重要竞争方向。相关可比技术包括台积电（TSMC）的SoIC（System on Integrated Chips）、英特尔（Intel）的Foveros、三星（Samsung）的X-Cube，以及imec等半导体研究机构开发的混合键合技术。

当前先进混合键合技术通常工作在数微米级间距范围，因此实现1微米芯片对晶圆混合键合被视为垂直互连微缩的重要里程碑。随着AI硬件架构越来越依赖Chiplet和异构集成，而非传统的单片式扩展技术，实现更高密度垂直互连的技术正逐渐成为半导体供应链的重要组成部分。互连密度的提升能够增加单位面积带宽并降低通信能耗，这两项指标对于AI加速器、高性能计算平台以及先进成像系统而言正变得愈发关键。

由 Aishwarya Mambet（Induportals 编辑）编辑，在 AI 协助下完成。

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